数据中心

频率灵活的低抖动 SmartNIC 时序解决方案

借助我们的高性能时序解决方案,将整个 SmartNIC 设计时钟树整合到单 IC 解决方案中。

简介

适用于任何 SmartNIC 设计的集成式时钟发生器

数据中心网络带宽的升级增加了服务器处理器的网络处理开销,降低了服务器处理器执行其主要功能的能力。SmartNIC 将网络处理功能与传统 NIC 功能相结合,将网络处理功能从服务器处理器上卸载下来,从而大大提高了效率。

我们的高性能时序解决方案在频率灵活性与抖动性能之间取得了理想平衡,将整个 SmartNIC 设计时钟树整合到单 IC 解决方案中。

设计注意事项

为 SmartNIC 设计确定合适的时钟发生器

要为 SmartNIC 选择合适的时钟发生器,首先要梳理设计所需的所有参考时钟、性能水平以及相关时序功能(常称为时钟树)。每个单独的设计都有其自身独特的时钟树,但通常需要将以太网、PCIe Gen4/5、高速 SerDes 和其他系统级功能的差分和单端时钟组合在一起。在梳理时钟树和选择理想的时钟发生器解决方案时,我们建议您考虑以下方面:

性能: RMS 相位抖动是选择时钟发生器之前要审查的格外重要的参数。随着数据速率和带宽水平的提高,参考时钟的 RMS 相位抖动要求提高了一倍,通常会将系统抖动容许量减半。SmartNIC 使用 PCIe Gen4/5 数据总线以及带有 56G/112G SerDes 的 FPGA/SoC/ASIC,这些都需要具有低于 300fs RMS 相位抖动的参考时钟。我们建议您按照重要性对时钟树进行总结,将 RMS 相位抖动要求最严格的时钟列在顶部。Silicon Labs 的时钟发生器根据 RMS 相位抖动性能水平进行分类,便于您选择符合特定要求的合适器件。

频率灵活性: SmartNIC 时钟树包含不同频率的组合(在不同输出电压下具有不同输出格式级别)。Silicon Labs 获得专利的 MultiSynth 输出分频技术在高达 12 输出的整数和分数相关输出频率上均可提供 0 ppm 合成错误,同时保持业界出众的抖动性能。我们的 Si5332Si5341 时钟发生器在频率灵活性与性能之间取得平衡,将整个 SmartNIC 时钟树整合到单 IC 解决方案中..

性能: 许多平台要求混合使用 PCIe 和其他具有严格抖动性能要求的高速差分时钟。我们的 Si5332 任意频率可编程时钟发生器能够合成多达 12 个时钟输出,包括 PCIe Gen1/2/3/4/5 时钟以及系统设计所需的其他频率(性能水平低于 300fs RMS)。Silicon Labs 的时钟发生器根据 RMS 相位抖动性能水平进行分类,便于您选择符合特定要求的合适器件。

功能集和集成:Silicon Labs 的时钟发生器配备了许多可简化设计的增值功能,例如用于在 PCIe 时钟上降低 EMI 的双扩频环路、频率选择功能、可配置输出使能控制、多配置文件选择,以及集成晶体参考源。我们知道抖动性能至关重要,因此我们的时钟发生器在所有的电源引脚上都纳入了片上 LDO,从而实现处于业界前列的 PSNR 性能。通过抑制外部电源和片上板级噪声,大幅减少了电源滤波所需的外部组件数量,从而降低了电路板空间和成本,并确保了输出时钟抖动性能符合数据表规格限值。

定制:我们的 ClockBuilder Pro 软件工具可指导您轻松、逐步地生成针对您的时钟树要求的配置文件。配置文件完成后,ClockBuilder Pro 可针对您的设计专门分配一个定制部件号,提供相关数据表附录,并允许您将其保存以备后用。

供应情况: 在短时间内采购足够的组件满足原型或生产构建并非易事。我们采用以解决方案为导向的方法开发灵活、可编程的芯片,此类芯片可通过 ClockBuilder Pro 轻松配置,从而在制造流程中实现无缝集成,以在 2 周内为您提供预编程样品,并在短短 4 周内完成生产。我们的现场编程器还能够即刻对空白设备进行编程,或使用 I2C 重新配置设备。

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